Panorámica del Hardware de Interrupciones

Nombre: Santiago De Aquino Sotero

Matricula: 250021870

Introducción al mecanismo de Interrupciones

Las interrupciones son cambios en el flujo de control, no ocasionados por el programa que se ejecuta, sino por algún otro suceso que necesita el servicio inmediato de la CPU por lo general relacionado con los dispositivos de E/S. Por ejemplo, un programa puede pedirle al controlador de disco que empiece a transferir información y que genere una interrupción cuando acabe la transferencia.

Panorámica del Hardware de Interrupciones

El hardware de un sistema de cómputo puede tener muchos controladores de dispositivos de E/S por tanto, el mecanismo de interrupción tiene que permitir identificar del origen de la petición de interrupción. Con ese propósito, por lo general se incluye un determinado número de líneas de petición de interrupción o IRQ (“interrupt request line”), cada una asociada con un controlador de dispositivo diferente. A su vez, asociado a cada línea de petición de interrupción existe un conjunto de localizaciones de memoria (vectores de interrupción) que mantienen la dirección de inicio de la rutina de manipulación de interrupción para dicha línea de petición. Cuando un dispositivo específico desea interrumpir, envía una señal por su línea de petición. Con este arreglo, el contador de programa de la CPU se modifica según el vector de interrupción que corresponda.

Ciclo de reconocimiento de interrupción

La CPU responde a una petición de interrupción con un ciclo de reconocimiento de interrupción. En la mayoría de las CPUs la respuesta a una interrupción consta de los siguientes pasos:

1. El dispositivo de hardware genera el pulso o señal de petición de interrupción

2. El controlador de Interrupciones Programables prioriza la petición de interrupción en relación con las demás peticiones que podrían haberse emitido de forma simultánea (o estar pendientes) y emite la petición de interrupción al procesador.

3. Si las interrupciones están habilitadas, la CPU responde con un ciclo de bus de reconocimiento de interrupción.

4. En respuesta al reconocimiento de la CPU, el dispositivo externo (o el PIC si estuviese presente) sitúa un vector de interrupción en el bus de datos.

5. La CPU lee el vector y lo utiliza (posiblemente de forma indirecta) para obtener la dirección de la ISR.

6. Por último, la CPU sitúa en la pila el contexto actual, inhabilita las interrupciones, y salta a la ISR.

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