Guía de Laboratorio No. 1: Lógica Combinatoria y Unidad Aritmético-Lógica
Enviado por Takumi Kent • 14 de Marzo de 2022 • Apuntes • 666 Palabras (3 Páginas) • 57 Visitas
3. Universidad Tecnológica de Pereira. Laboratorio No. 1: Lógica Combinatoria y Unidad Aritmético-Lógica
Guía de Laboratorio No. 1: Lógica Combinatoria y Unidad Aritmético-Lógica
Laboratory Guide No. 1: Combinatorial Logic and Arithmetic-Logic Unit
RESUMEN Este documento contiene el informe de la primera guía de arquitectura de computadores de la Universidad Tecnológica de Pereira, donde se muestra un desarrollo a problemas de lógica combinatoria propuestos en el laboratorio con su respectiva implementación en el lenguaje de descripción de hardware Verilog y las simulaciones de estos tanto como se verán simplificaciones de la función de circuitos y sus llamados a módulos de compuertas lógicas. Palabras clave: Lenguaje, hardware, lógica, arquitectura, circuitos. ABSTRACT This document contains the report of the first computer architecture guide of the Technological University of Pereira, where a development of combinatorial logic problems proposed in the laboratory is shown with their respective implementation in the Verilog hardware description language and the simulations of These as well as simplifications of the function of circuits and their calls to logic gate modules will be seen. Keywords: Lenguaje, hardware, lógica, arquitectura, circuitos. |
| BRAYAN SMITH RUALES Cód. 1192785231 Smith.ruaes@utp.edu.co |
OBJETIVOS
• Reforzar los conocimientos sobre lógica combinatoria, para un mayor desempeño y entendimiento de problemas lógicos.
• Interpretación y simplificación de circuitos lógicos.
• Adquirir conocimientos sobre el lenguaje de descripción de hardware Verilog.
1. PROCEDIMIENTO
- Circuito combinatorio de 4 a 1 bits
[pic 1]
Función lógica del circuito:
S = (A'B'C'D’) + (A'B'CD') + (A'B'CD) + (A'BC'D) + (A'BCD') + (AB'C'D') + (AB'C'D) + (ABC'D)
Simplificación del circuito por mapas de Karnaugh:
[pic 2]
S = B'C'D'+BC'D+AC'D+A'CD'+A'B'C
Simplificación del circuito por medio de una ecuación booleana:
[pic 3]
Diseño del circuito con compuertas lógicas:
[pic 4]
Implementación en Verilog:
[pic 5]
Tesbench:
[pic 6]
Simulación
[pic 7]
- Función lógica 5 a 1 bits
E (a, b, c, d, e) = Σ (0, 2, 3, 4, 5, 8, 9, 10, 17, 20, 24, 26, 28, 30).
Tabla de verdad del circuito:
[pic 8]
S = (A'B'C'D’E’) + (A’B’C’DE’) + (A’B’C’DE) + (A’B’CD’E’) + (A’B’CD’E) + (A’BC’D’E’) + (A’BC’D’E) + (A’BC’DE’) + (AB’C’D’E) + (AB’CD’E’) + (ABC’D’E’) + (ABC’DE’) + (ABCD’E’) + (ABCDE’)
...