DISPOSITIVOS LOGICOS PROGRAMABLES AVANZADOS

DISPOSITIVOS LOGICOS PROGRAMABLES AVANZADOS

Hemos visto en el capítulo anterior el tema que nos explica a partir de la definición, clasificación y tipos de los dispositivos lógicos programables.

Clasificación de las memorias PROM y su evolución en el mercado

• PROM

• OTPROM

• UVPROM

• EEPROM

• EEPROM FLASH

Los conceptos básicos para poder comprender los principios, diseños, estructuras y detalles que tenemos que considerar antes de utilizar un PLD.

ARQUITECTURA DE LOS CPLD´s

Las arquitectura de los dispositivos en general son muy similares entre sí, varía muy poco de acuerdo al fabricante.

Matriz de conexión global:

Es la que permite realizar cualquier conexión entre los pines del bloque E/S con los bloques lógicos. Desde la matriz se tiene acceso a todos los pines bidireccionales del dispositivo, las entradas dedicadas y todas las realimentaciones. Entre sus fabricantes más destacados son:

• Cypress

• Altera

• PIA

• Xilinx

• ZIA

• ICT

• Arrray Logic

Bloques lógicos:

Cada bloque lógico tiene la estructura de matriz de AND, términos productos de asignación y macroceldas.

1. Macroceldas:

La mayoría de los modelos comercializados de macroceldas suelen disponer de dos tipos:

• Entrada/Salida

• Realimentación

Las macroceldas de entradas/salidas están conectadas al bloque de E/S, y por lo tanto se asocian a un pin E/S. los registros de estas pueden configurarse como RS, JK, T, D o cerrojo.

Las macroceldas de realimentación no tienen conexión con el bloque de E/S, si no que su salida se conecta a la matriz de interconexión global.

El número total de macroceldas varía de un dispositivo a otro. Nos podemos encontrar con los bloques que contienen 18, como puede ser la familia de:

• XC9500XX

• MAX3000A

El número total de macroceldas que contiene un CPLD oscila entre 32 a más de 3,000.

2. Términos de producto

Organización que condiciona y hace que cobre importancia el número de términos productos que puedan llegar a una macrocelda. Los bloque lógicos además de tener un número asignado de término de producto fijo.

Términos producto de asignación fija a una macrocelda

3. Bloque de entrada/salida

Este bloque es el encargado de conectar los pines de dispositivos a las macroceldas del bloque lógico. El número de líneas entrada/salida varía dependiendo del dispositivo usado.

VELOCIDAD DE RESPUESTAS Y CONSUMO

La velocidad de respuestas es otra de las características que pueden ser importantes según qué aplicaciones. El fabricante indica especificaciones temporales como los tiempos de retraso o la frecuencia máxima.

Los tiempos de retardo más usados son:

tPD: Retardo entre los cambios de una entrada y los correspondientes en una salida combinacional.

tCO: Tiempo mínimo que tarda e cambiar la salida de un registro tras el flanco de reloj.

tSU: Tiempo mínimo que debe transcurrir entre el cambio en la entrada y el flanco de reloj siguiente para que sea registrado.

Cada fabricante desarrolla versiones de bajo consumo “Zero Power” para aplicaciones que requieran esta característica.

FPGAs

En esta imagen observamos la presentación la estructura de una FPGA, que consta de una matriz interna de bloques lógico (B.L), rodeados por bloques programables de entrada/salida, e interconectados por líneas programables.

Una FPGA típica contiene del orden de 64 a más de 1,000 bloques lógicos y

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