Arquitectura de computadores calculadora
Enviado por yeison.quinto • 17 de Agosto de 2019 • Informes • 1.020 Palabras (5 Páginas) • 324 Visitas
Curso: Arquitectura de Computadores y Laboratorio.
Docente: Fredy Alexander Rivera Vélez.
Alumno: -------- ---@udea.dea.co
: -------- ---@udea.dea.co
Diseño de circuitos combinacionales.
En esta práctica, se debe diseñar y simular un sistema combinacional que consta de una unidad aritmético-lógica (ALU) de 16 bits y los componentes apropiados para la visualización de sus resultados, siguiendo un estilo de diseño estructural y jerárquico.
[pic 2]
La estructura jerárquica básica a nivel de bloques de diseño que debe tener la ALU de 16 bits es la siguiente:
- ALU 16 bits (Figura 1)
- ALU 1 bit (Para los 15 bits menos significativos)
- Sumador completo de 1 bit
- ALU 1 bit con detección de overflow (Para el bit más significativo)
- Sumador completo de 1 bit con detección de overflow
- Desplazamiento lógico a la derecha
- Desplazamiento lógico a la izquierda
[pic 3]
Se desarrollo este laboratorio utilizando la herramienta Logisim 2. Luego se identifico la configuración de operación la ALU y mediante las instrucciones dadas en la siguiente tabla.[pic 4]
Posteriormente se creo la ALU_1bit de la siguente manera configurado como nos indico la tabla anteriro
[pic 5]
Entonces este recibe 2 bit y realiza las operaciones de AND, OR, NOR, Suma de bit a bit mediante el circuito 1_bit_full_adder el cual nos arroja
1 si a=1 y b=0[pic 6]
0 si a y b = 0
0 en s y 1 en Cout si a y b = 1 creando acarreo
de igual manera trabaja para la resta, pero se deben tener
activas las entradas Cin y Blnvert en 1
También se crearon Alu_1bitOverflow y 1_bit_full_adder_with_overflow los cuales realizan el mismo procedimiento pero teniendo en cuenta que estos muestran cuando se realiza un desbordamiento es decir el numero excede el numero de bit de capacidad aconti[pic 7][pic 8]
a continuación, se diseño la ALU principal la cual recibe dos números de 16 bit también recibe el CRT el cual indica que operación se va a realizar, se observa que recibe dos números de un bit Cin y Blnvert los cuales sirven para poder realizar las operaciones SLT (la cual compara a y b bit a bit indicando el resultado 1 si a es menor a b) la ALU tiene tres salidas Zero (si el valor de resul es igual a 0) esta salida es de un solo bit, la salida Overflow la cual se calcula mediante las Alu_1bitOverflow y. como indique esta se manifiesta siempre y cuando haya un desbordamiento de bit para nuestro caso seria un numero mayor a 15 bit debido a que el ultimo bit el mas significativo es complemento a2.
Por último, tenemos el la salida resul el cual se obtiene cuando implementamos 15 ALU_1bit que realizan las operaciones ALU_1bit y Alu_1bitOverflow para el bit mas significativo con esto claro sabemos que la salida resul es de 16 bit
[pic 9]
Se observa que en la parte inferior las operaciones SLL y SRL las cuales están configurada Multiplexor (el cual esta configurado a trabajar con CRL) para indicar su respectivo uso de salida y al ser implementado manda su resultado a la salida resul.
SLL:
Tenemos la premisa de que el número a se va a desplazar lógicamente a la izquierda respecto a el valor de b, es decir por ejemplo si el nuero a esta compuesto por 16 bit y es igual a 00000001 = 1 y b indica des plazarlo 0000 0000 0000 0010 = 2, el numero b tendrá el valor de 0000 0000 0000 0100 = 4.
utilizando separadores y Multiplexor para identificar cual ba hacer el mobimiento que b indica en a.
[pic 10][pic 11]
SRL:
Este circuito se realizó de la siguiente manera: Tenemos la premisa de que el número a se va a desplazar lógicamente a la derecha respecto a el valor de b, es decir por ejemplo si el nuero a esta compuesto por 16 bit y es igual a 0000 0000 0000 0010 = 2 y b indica desplazarlo 00000001 = 1, el numero tendrá el valor de 0000 0000 0000 0001 = 1
De igual manera se aplico separadores y Multiplexor para identificar cual ba hacer el mobimiento que b indica en a.
[pic 12][pic 13]
mostramos la configuración de salida Zero.
[pic 14]
configuración de comparador y separador 7 segmento
[pic 15]
Este recibe de resul un numero de 16 bit y realiza divisiones. teniendo encuentra el numero viene en complemento a2 es decir 15 bits para el numero 1 bit como el mas significativo.
se realizan divisiones por 10.000(2710 hex) para identificar decena de mil 1000(03e8 hex) para unidad de mil, 100(64 hex) para la centena, 10 (a hex) para la decena y por 1 para unidad.
los resultados obtenidos de estas divisiones se envían al circuito LED este de envía en 4 bit
configuración de circuito LED.
LED.
Tabla de verdad [pic 16]
a | b[pic 17] | c | d | e | f | g | ||||||
Numero | A | B | C | D | E | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
1 | 0 | 0 | 0 | 0 | 1 | 0 | 1[pic 18][pic 19] | 1 | 0 | 0 | 0 | 0 |
2 | 0 | 0 | 0 | 1 | 0[pic 20] | 1 | 1 | 0 | 1 | 1 | 0 | 1 |
3 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 |
4 | 0 | 0 | 1 | 0 | 0[pic 21][pic 22] | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
5 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 0 | 1 | 1 |
6 | 0 | 0 | 1 | 1 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 |
7 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
8 | 0 | 1 | 0 | 0 | 0[pic 23] | 1 | 1 | 1 | 1[pic 24][pic 25] | 1 | 1 | 1 |
9 | 0 | 1 | 0 | 0 | 1[pic 26][pic 27] | 1 | 1 | 1 | 1[pic 28][pic 29][pic 30][pic 31] | 0 | 1 | 1 |
10 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
11 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
12 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 1 | 1 | 0 | 1 |
13 | 0 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 |
14 | 0 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
15 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 0 | 1 | 1 |
16 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 |
17 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
18 | 1 | 0 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
19 | 1 | 0 | 0 | 1 | 1 | 1 | 1[pic 32] | 1 | 1 | 0 | 1 | 1 |
20 | 1 | 0 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
21 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
22 | 1 | 0 | 1 | 1 | 0 | 1 | 1[pic 33] | 0 | 1 | 1 | 0 | 1 |
23 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0[pic 34] | 0 | 1 |
24 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 |
25 | 1 | 1 | 0 | 0 | 1 | 1 | 0[pic 35][pic 36][pic 37][pic 38][pic 39] | 1 | 1 | o[pic 40] | 1 | 1 |
26 | 1 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 1 | 1 | 1 |
27 | 1 | 1 | 0 | 1 | 1 | 1 | 1[pic 41] | 1 | 0 | 0 | 0 | 0 |
28 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
29 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |
30 | 1[pic 42][pic 43][pic 44][pic 45][pic 46][pic 47][pic 48][pic 49] | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
31 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
...