Definición de VHDL

Objetivo.- Se desea entender el uso del ambiente de programa hacia FPGA´s con el programa Xillinx ISE y entender su funcionamiento y llevar a cabo simulaciones dentro del programa.

Se tendrá como programa base Xillinx ISE 14.2. Se hará una serie de pasos para poder programar sencillamente una tarea la cual es hacer un contador binario de cero a quince (0000 a 1111 binario) con una opción de reseteo.

• El primer paso a seguir es abrir y crear un nuevo proyecto en donde se creará una carpeta con todos los elementos del ejercicio a realizar:

• Una vez creado el nombre con el cual se guardara el proyecto se dispondrá a solicitar la configuración del dispositivo a usar y se configura de la siguiente manera:

• Una vez creado el proyecto se agregara el módulo VHDL en donde se agregaran los puertos de entrada y salida. Es decir se agregaran las variables que serán manipuladas tanto como entrada como la salida.

• Definiendo el modulo se tiene que contar con un reloj el cual se denomina “clk”. Se cuenta también con un sistema de reset el cual está dado por la abreviación “rst”. Por último se tiene que declarar el puerto de salida con 4 bits de salida denominadas “dout”:

• Los puertos están definidos en la siguiente estructura llamada entidad. Es aquí en donde podemos ver qué tipo de valor es el que posee cada uno. Es decir, clk es de valor STD_LOGIC y está puesto como entrada es decir tomará valores de 1 o 0 dependiendo lo que tenga el puerto presente. Pasa lo mismo con “rst” es STD_LOGIC. En cambio dout es un bus de bits el cual se denomina STD_LOGIC_VECTOR (3 downto 0) es decir son 4 bits de salida en un bus de datos:

• Al momento de definir la arquitectura se tendrá que crear una señal auxiliar en donde manipularemos los datos y luego se enviaran a la salida dout. La siguiente estructura de la arquitectura es la siguiente:

• El proceso o process(clk, rst) es donde se denominan las variables que serán usadas en ese proceso las cuales son el reloj y el reset.

• El programa básicamente da como primera instrucción si el reset está puesto en ‘1’ entonces se activa el reseteo y manda la salida a 0000.

• El siguiente paso es checar la sintaxis del programa en el botón Synthesize :

• Se desea ahora crear una simulación esto se hace creando un nuevo source y añadiéndolo de forma de test bench waveform:

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