Practica 7 Química
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1. ( 1 Pto. ) Objetivo de la práctica.
Implementar la descripción VHDL de comportamiento para un registro de desplazamiento hacia la derecha con carga paralela de dieciséis (16) bits.
2. ( 6 Ptos. ) Listado de la descripción VHDL del registro de desplazamiento hacia la derecha con carga paralela de dieciséis bits.
library ieee;
use ieee.std_logic_1164.all;
entity reg_desp_derecha is
port(RELOJ, RESET, DESPLAZA, CARGA, ES: in std_logic;
D : in std_logic_vector(15 downto 0);
Q : out std_logic_vector(15 downto 0);
SS : out std_logic);
end reg_desp_derecha;
architecture comportamiento_1 of reg_desp_derecha is
signal desp : std_logic_vector (15 downto 0);
begin
process (RELOJ, RESET)
begin
if (RESET = '0')then
desp <= "0000000000000000";
elsif (RELOJ'event and RELOJ = '1') then
if (CARGA = '1') then
desp <= D;
elsif (DESPLAZA = '1') then
desp <= ES&desp (15 downto 1);
end if;
end if;
end process;
Q <= desp;
SS <= desp(0);
end comportamiento_1;
3. ( 3 Ptos. ) Listado VHDL del banco de prueba.
library ieee;
use ieee.std_logic_1164.all;
entity bp_reg_desp_derecha is
end bp_reg_desp_derecha;
architecture comportamiento_1 of bp_reg_desp_derecha is
signal bp_RELOJ, bp_RESET, bp_ES, bp_CARGA, bp_DESPLAZA : std_logic;
signal bp_D : std_logic_vector(15 downto 0);
signal bp_Q : std_logic_vector(15 downto 0);
signal bp_SS : std_logic;
begin
ubp:
...