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Tipos De Datos VHDL


Enviado por   •  24 de Septiembre de 2014  •  661 Palabras (3 Páginas)  •  232 Visitas

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Tipos de datos VHDL

El tipo de datos es un elemento básico en VHDL, ya que delimita que valores puede tener un objeto y que operaciones podemos realizar con él. Aparte de los tipos ya creados, podemos crear nuevos tipos y subconjuntos de tipos.

La declaración de un tipo de datos es la sentencia VHDL utilizada para introducir un nuevo tipo. Esta declaración está formada por un identificador que nos permitirá usar el nuevo tipo al llamarlo y la descripción del conjunto de valores que forman el tipo de datos. Para ello usamos la palabra reservada type. La declaración puede tener varios formatos como por ejemplo:

type longitud_maxima is range 2 to 50

type estados is (estado_a, estado_b, estado_c);

Una vez declarado el nuevo tipo podremos usarlo para declarar objetos de este tipo, como por ejemplo:

variable est: estados;

port (entrada: in estados;

salida: out longitud_maxima);

Cada tipo es diferente e incompatible con los demás, aunque estén declarados de la misma forma, por lo cual no podemos asignar a una señal de un tipo otra de otro tipo distinto, a menos que definamos una función de transformación.

Los tipos pueden ser clasificados según las características de lo que van a determinar:

Tipos enumerados: En éste se define el conjunto de posibles valores del tipo especificado, presentando una lista que contiene a todos los valores. El primer identificador es el nombre del tipo y sirve para referenciarlo, y entre paréntesis y separados por comas se adjuntan todos los valores legales del tipo.

type vocales ('a', 'e', 'i', 'o', 'u');

type direcciones is (izquierda, derecha, arriba, abajo, centro);

Si no está especificado ningún valor inicial, el objeto se inicializa con el valor más a la izquierda de los especificados en la declaración del tipo. Es decir, un objeto del tipo "vocales" toma el valor 'a' por defecto.

Tipos enteros / reales: Esta modalidad de tipo sirve para definir un objeto con valores reales y enteros. En VHDL vienen definidos el tipo integer, que puede ir desde -2147483647 hasta 2147483647, y el tipo real, que puede ir desde -1.0e38 hasta 1.0e38. Para definir un tipo de esta naturaleza hay que especificar el rango de valores que puede llegar a tener asignado un objeto, como en los ejemplos siguientes:

type edad is range 0 to 150;

type dias is range 31 downto 0;

Si

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