MICRO/NANO SISTEMAS ELECTRONICOS

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS[pic 1]

FACULTAD DE INGENIERÍA ELECTRÓNICA Y ELÉCTRICA

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TRABAJO PRACTICO N°1

CURSO:                        MICRO/NANO SISTEMAS ELECTRONICOS

PROFESOR:                ING. ALARCON MATUTI

ALUMNO:                         PRADO HUERTA JOEL

CODIGO:                        15190168

2020

1)

A) TRANSISTOR N-MOS

1.Revisar el modelo teórico de spice shichman hodges (nivel 1). Identifique los terminales del transistor n-mos en su layout del transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal y saturación.  Interprete el Layout realizado por usted.

• IDENTIFICACIÓN DE LAS TERMINALES:

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• ECUACIONES DEL TRANSISITOR

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Para el desarrollo de este layout se puede apreciar el sustrato como la pantalla negra en el Microwind2. Ahora siguiendo con la implementación de un Nmos agregaremos el material “N+ difusión” después de ello encima colocaremos el polisilycium. Así formando el transistor N-mos.

2.Muestre en la pantalla las características estáticas, comportamiento dinámico, vista de corte, vista 3D. Identifique los parámetros de las dimensiones del Layout.

• CARACTERISTICAS ESTATICAS:

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• COMPORTAMIENTO DINAMICO

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• VISTA DE CORTE (2D)

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• VISTA 3D

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• DIMENSIONES DEL LAYOUT

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Hallando del área del Layout:[pic 10]

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3. Muestre su descripción*.cir (spice) del layout, describa el significado de cada línea de la descripción, identifique las dimensiones L y W del transistor, muestre en el layout la ubicación de las capacitancias parasitas y su valor.

CIRCUIT C:\Users\W10\Desktop\micro\Nmos_Lb1.MSK ----------%UBICACION DE ARCHIVO%

*

* IC Technology: ST 0.25µm - 6 Metal

*

VDD 1 0 DC 2.50

VVd 3 0 PULSE (0.00 1.20 0.23N 0.02N 0.02N 0.23N 0.50N)

VVg 4 0 PULSE(0.00 1.20 0.48N 0.02N 0.02N 0.48N 1.00N)

*

* List of nodes------%LISTA DE NODOS DEL TRANSISTOR%

* "Vout" corresponds to n°2

* "Vd" corresponds to n°3

* "Vg" corresponds to n°4

*

* MOS devices

MN1 3 4 2 0 TN W= 0.75U L= 0.25U % EL W NOS MUESTRA EL ANCHO DEL “POLISILICIO” Y L  EL LARGO DEL MATERIAL “N+ DE DIFUSIÓN”%

*

C2 2 0  0.496fF---% valor de capacitancia parasita entre Vout(source)  y tierra.%

C3 3 0  0.496fF---%valor de capacitancia parasita entre Vs(Drain)  y tierra.%

C4 4 0  0.055fF----%valor de capacitancia parasita entre Vg(Gate)  y tierra.%

*

* n-MOS Model 1 :

*

.MODEL TN NMOS LEVEL=1 VTO=0.45 KP=300.000E-6

+GAMMA=0.400 PHI=0.200-----%PARAMETROS SEGUN EL MODELO NIVEL %

*

* p-MOS Model 1:

*

.MODEL TP PMOS LEVEL=1 VTO=-0.45 KP=120.000E-6

+GAMMA=0.400 PHI=0.200

*

* Transient analysis

*

.TEMP 27.0

.TRAN 0.80PS 5.00N

.PROBE

.END

4.Porponga un procedimiento para hallar la resistencia de conducción del transistor (cuando opera en la zona de saturación). C considere los modelos de Shichman Hodges y asuma los parámetros de acuerdo a su Layout.

Para la zona de saturación sabemos estas condiciones:[pic 13]

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Ahora reemplazamos los parámetros en la ecuación 2

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Pasaremos a reemplazar el valor de Vt en la ecuación 1

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B) TRANSISTOR P-MOS

1.Revisar el modelo teórico de spice shichman hodges (nivel 1). Identifique los terminales del transistor n-mos en su layout del transistor, muestre las ecuaciones del transistor en las zonas de corte, lineal y saturación.  Interprete el Layout realizado por usted.

• IDENTIFICACIÓN DE LAS TERMINALES:

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• ECUACIONES DEL TRANSISITOR

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Para el desarrollo de este caso se puede apreciar el sustrato como la pantalla negra en el Microwind. Ahora siguiendo con la implementación del transisitor P-mos primero agregamos N-well para establecer nuestro lugar de trabajo, dentro de ahí se implementará el material” P+ difusión” y por último aplicamos el polisilicio. Verificando siempre que no tenga errores en las dimensiones.

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