FAMILIA CMOS Y TTL
Enviado por ganster14 • 28 de Agosto de 2013 • 1.146 Palabras (5 Páginas) • 581 Visitas
FAMILIA TTL (LÓGICA DE TRANSISTOR - TRANSISTOR)
- Esta fue la primera familia de éxito comercial, se utilizó entre 1965 y 1985. Los circuitos
TTL utilizan
transistores bipolares y algunas resistencias de polarización. La tensión
nominal de alimentación de los circuitos TTL son 5 V DC.
o Niveles Lógicos TTL
o En el
estudio de los circuitos lógicos, existen cuatro
especificaciones lógicos
- En
diferentes: VIL, VIH, VOL y VOH.
los circuitos TTL, VIL es la tensión de entrada válida para
el rango 0
a 0.8 V
que
representa un nivel lógico 0 (BAJO). El rango de tensión VIH
representa
la tensiones
válidas de un 1 lógico
entre 2
y 5 V. El
rango de
valores 0.8 a 2 V
determina un
funcionamiento no predecible, por
lo tanto estos valores no son
permitidos. El rango de
tensiones de salida VOL, VOH se muestra en la figura (h).
o
- Puertas lógicas de la familia TTL
figura (1)
Configuraciones de Salida en las Compuertas TTL
Las compuertas TTL tienes tres tipos de configuraciones de salida:
Salida de Colector Abierto.
Salida de Poste Totémico.
Salida de Tres Estados.
Compuerta con Salida de Colector Abierto
La compuerta básica TTL
fue una
modificación
DTL. La
figura de
la compuerta
citada se muestra en la figura (2).
figura (2) Compuerta NAND TTL de colector abierto
- La resistencia externa RL debe conectarse para que la salida cuando el transistor Q3 está en corte.
hale hacia el nivel alto,
- Si cualquiera de los niveles lógicos de entrada es cero, la juntura base-emisor en Q1 se polariza directamente. Por consiguiente, la tensión en la base Q1 es igual a:
- 0.2 V(Tensión de entrada) + 0.7(VbeQ1) = VbQ1 = 0.9 V
- El transistor Q3 comienza a
conducir cuando la suma de las caídas de tensión de
VbcQ1, VbeQ2 y VbeQ3 sean superiores a 1.8 V. Como la tensión en VbQ1 es 0.9.V, el transistor Q3 queda en estado de corte. Por lo tanto, sí se conecta una resistencia al colector, la tensión de salida será un 1 lógico.
- Si todos
los niveles
lógicos de entrada
son 1, los
transistores Q2 y Q3 se saturan
debido a
que la tensión en la base de
Q1 es superior a la
suma de
las caídas de
tensión VbcQ1, VbeQ2 y VbeQ3. Entonces el estado de salida es igual a cero lógico
(0).
Compuerta con
...