Ingeniería Electrónica Diseño Digital con VHDL
Enviado por Samuel Garcia Cerda • 4 de Octubre de 2019 • Prácticas o problemas • 633 Palabras (3 Páginas) • 138 Visitas
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Ingeniería Electrónica
Diseño Digital con VHDL
Practica No.2
Decodificador 7 segmentos
Nombre(s) de alumno(s) Núm. de control
MEDELLIN GARZA ESTEBAN DANIEL 17260112
MENDOZA RODRIGUEZ LUIS FERNANDO 17260113
MERCADO DE LA CRUZ CARLOS MICHELL 17260114
ROCHA CASTILLO JUAN LUIS 17260116
Profesor: ING. ARTURO RODRIGUEZ CASAS
H. MATAMOROS, TAM. 27 SEPTIEMBRE 2019
LABORATORIO DE DISEÑO DIGITAL CON VHDL
Práctica No. 2
“Decodificador a 7 segmentos”
Objetivo:
- Realizar la simulación de un decodificador a 7 segmentos, así como su implementación.
Marco Teórico.
El ElvertV2 cuenta con 4 visualizadores a 7 segmentos tipo ánodo común.
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Para encender un segmento es necesario un cero en las salidas del FPGA para encender un segmento en específico.
[pic 4]
Material y equipo:
- ISE WebPack.
- Board ElvertV2.
Desarrollo.
- Realice el siguiente código en VHDL y guárdelo como hex7seg.vhd
[pic 5]
- Para la implementación a nivel Top, escriba el siguiente código y guárdelo como hex7seg_top.vhd.
[pic 6][pic 7]
- Utilice la siguiente configuración para el archivo. ucf.
NET "dp" LOC = P114 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[6]" LOC = P117 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[5]" LOC = P116 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[4]" LOC = P115 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[3]" LOC = P113 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[2]" LOC = P112 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[1]" LOC = P111 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "a_to_g[0]" LOC = P110 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "an[2]" LOC = P124 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
NET "an[1]" LOC = P121 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 12;
...