Sumadores De Acarreo Adelantado Y Propagado

UNIVERSIDAD AUTONOMA DE OCCIDENTE.

PROYECTO DE LABORATORIO 2

Sumadores de acarreo adelantado y propagado

Diego Felipe Cortés Marín

Resumen: En el siguiente informe, se dará un completo análisis del funcionamiento, implementación y aplicación de dos sumadores binarios de con diferente lógica, para observar los tiempos de retardo de la salida en cada uno por el uso de compuertas digitales, y estos serán comprobados haciendo uso del software Max plus.

Introducción: Durante la aplicación de la fundamentación lógica de los circuitos integrados, se implementara, simulara y se darán a conocer dos formas diferentes de manipular acarreos en dos sumadores de diferente lógica, se analizaran las respuestas temporales de cada uno de estos sistemas.

Fundamentos Teóricos

Sumador medio (HA): El circuito combinacional que realiza la suma de dos bits se denomina sumador medio (HA). En la figura se observa la implementación con compuertas y el símbolo lógico del sumador medio. En el circuito las entradas son A y B (dos números de un Bit), y S corresponde al resultado de la suma y C el acarreo generado.

Figura1. Implementación y Símbolo lógico de un HA.

Sumador completo (FA): El circuito combinacional que realiza la suma de tres bits se denomina sumador completo (FA), El sumador completo acepta dos bits y un acarreo de entrada y genera una suma de salida junto con el acarreo de salida. Por lo tanto las entradas A, B, denotan el primer sumando y C el acarreo generado por la suma anterior. Las salidas S y Cout representan el resultado de la suma y el acarreo de salida. Este circuito se puede implementar haciendo uso de dos sumadores medios y una compuerta OR conectada con el acarreo de salida de uno de los sumadores medios. En la figura se observa la implementación con compuertas y el símbolo lógico del sumador completo.

Figura2. Implementación y Símbolo lógico de un FA.

Tiempos de retraso.

Los circuitos integrados digitales son un conjunto de resistencias, diodos y transistores fabricados en una sola pieza de material semiconductor. La velocidad en que opera un circuito lógico determina q tan rápido el circuito puede completar una tarea; estos retrasos vienen dados por, retraso encontrado por la señal al transitar por una compuerta, y al número de compuertas que una señal encuentra desde el punto de entrada al circuito hasta la salida (camino lógico). En las compuertas de la familia TTL los retrasos dependen del hecho que los transistores requieren de un tiempo para cambiar su estado de corte a saturación, mientras que en la familia CMOS el retraso proviene no solamente del tiempo en los transistores cambiar de estado, sino también el tiempo que requiere la capacitancia de las compuertas del fan-out en cargarse y descargarse.

Planteamiento

Para poder registrar los retardos es necesario tener el circuito base para dicho planteamiento y el programa o herramienta para diseño y análisis para este problema será Máx plus

Ya obteniendo los fundamentos tenorios podemos decir de cómo está representado un sumador medio en compuertas lógicas. A continuación se mostrara la tabla de verdad generar una ecuación con base a la salidad y al el carri de salida.

A B Co S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

Figura 3. Ecuación del sumador HA

Al hacerlo en el programa se genera de la siguiente manera

Figura 1.1 macro de un HA

A partir de este podemos generar un FA pero también es necesario generar la tabla de verdad para dicho circuito.

A B Ci Co S

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

A partir de obtener la tabla de verdad podemos generar las ecuaciones de salida y de carri y así poder generar el macro de dicha función lógica.

Figura 4. Ecuación y interior de un sumador FA.

Figura 1.2 macro de un FA.

A partir de esta serie lógica podemos generar un sumador de 4 bits con acarreo propagado colocando cada FA en cascada.

Figura5. Sumador 4 bits con acarreo propagado a través de FA.

Figura1.3 Sumador 4 bits con FA

A partir de un sumador de cuatro bits puedo generarme uno de 16 bits o N bits que es el mismo procedimiento con el de 4 bits.

Figura 6. Circuito macro 16 bits acarreo propagado.

Figura 1.4 sumador 16 bits con FA

Recordemos que La desventaja del CPA es que se vuelve muy lento cuando se necesitan sumar muchos bits y lo bueno es que tiene una mayor sencillez en seguimiento del carri de cada implementación q se le va a dar.

Otra forma de generar un sumador es a través del acarreo adelantado que es una forma más útil, generando el acarreo aparte del la suma de los implementos de los sumadores totales parciales, a continuación vamos a generar un sumador total parcial a partir de la siguiente condición

a) son 1 lógico Cuando ambos bits Ai

Y Bi es 1 lógico. b) Cuando uno de los dos bits es 1 lógico y el acarreo de entrada (acarreo

De la etapa previa) es también 1

Lógico.

A partir de este dato podemos generar una función q es S que es la salida, un P que es el progador por ultimo una G que es la señal generada.

A B Ci G S

0 0 0 0 0

0 0 1 0 0

0 1 0 0 0

0 1 1 0 1

1 0 0 0 0

1 0 1 0 1

1 1 0 1 1

1 1 1 1 1

Teniendo esto podemos generar la propagada que es una XOR de una señal generada de las dos entradas

Figura 7. Ecuación sumador total parcial PFA.

Figura1.5 macro PFA.

Si se usan las expresiones anteriores para calcular las señales de acarreo, no

Se necesita esperar que el acarreo se propague a través de todas las etapas

Previas para hallar su propio valor. Entonces es necesario generar dichas ecuaciones para varios acarreos al generar se obtiene.

Donde PP es la señal propagada y Gg es la señal generada.

Entonces podemos generar un macro con respecto a todas estas salidas y generar la lógica de acarreo.

Figura 8. Lógica del acarreo adelantado.

Figura 1.6 Macro logica de acarreo adelantado.

Ya obteniendo los macros de logica de acarreo y los PFA podemos generar la logica de acarreo para 4 bits.

Figura 8. Implemento lógico para el CLA de bits.

Figura 1.6 macro CLA 4 bits con implento de acarreo logico introducido

Ya obteniendo la logica podemos aplicar el acarreo cuantos N bits deseamos, y seguira siendo la misma funcion para todo circuito logico de acarreo adelantado. A continuacion se generara el de 16 bits.

Figura 9. Lógica acarreo adelantado 16 bits

Figura 1.7 Macro CLA 16 bits.

La desventaja de un sumador de acarreo adelantado, es que la lógica del acarreo se vuelve complicada para más de 4 bits. Por tal razón, estos sumadores son usualmente implementados como módulos de 4 bits y son utilizados en una estructura jerárquica para realizar sumadores que sean múltiplos de 4 bits.

Cuestionario:

¿Cuál es el peor caso de retardo del acarreo de salida del circuito sumador completo (FA)?

Figura 10. Retardo de un FA

El peor tiempo de retraso en el sumador completo propagado mostrado en la tabla es de 6ns. Y es igual para cualquier entrada.

Considerando el sumador de acarreo propagado de 4 bits diseñado: ¿Bajo qué condiciones de señales de entrada hasta la señal del acarreo de salida, ocurre el peor caso de retardo?

¿Cuál es el peor caso de retardo para el acarreo de salida de la última etapa?

Figura 11. Peor caso de retardo de un FA 4 bits

El mayor tiempo de retraso presente en el sumador de acarreo propagado de 4 bits se presenta cuando todas las entradas tienen valor lógico de 1, menos las cifras menos significativas; mientras que para el acarreo de salida de la última etapa se presenta cuando los bits más significativos valen uno y la suma de los bits anteriores genero acarreo. En este caso el tiempo de retardo mostrado en la matriz es de 9.6ns.

¿Cuál es el peor caso de retardo de la señal S2 de un sumador de acarreo propagado de 4 bits?

Como se puede observar en la tabla el peor caso de retardo se presenta cuando las entradas A1, B1 tienen valor lógico 1, generando un acarreo de entrada en S2. El tiempo de retraso es de 9.5ns

Figura 12. Peor caso S2 FA sumador de acarreo propagado

¿Cuál es el peor caso de retardo de la señal C2 (acarreo de salida de la segunda etapa) de un sumador de acarreo propagado de 4 bits?

El peor caso de retardo presente en el acarreo de salida de la segunda etapa, se da cuando las entradas A2, B1, B2, toman valor lógico 1 y la suma de la primera etapa genera acarreo.

Figura 12. Análisis sumador 4 bits

Asuma que va a sumar 2 palabras de 16 bits usando un sumador de acarreo propagado. Considerando las condiciones para el peor caso.

¿Asuma que va a sumar 2 palabras de 16 bits usando un sumador de

Acarreo propagado. Después de cuanto retardo será válido el resultado de la salida (S)?

Después de 53.5ns se podrá obtener un resultado valido en la salida, ya que es el tiempo de retraso máximo presente en la operación del circuito, por parte del acarreo de salida del circuito.

Figura 13. Retardo carrie de salida

¿Cuál es el retardo de los bits de suma S0 hasta S3 del sumador CLA

De 4 bits?

Figura 14. Tabla retardo CLA 4bits.

Como podemos ver la los retardos para la salida S0 es de 6 ns el S1 esta en tre 9.5 ns y 6 ns el S2 esta entre 9.5 ns y 9.6 ns lo mismo ocurre con S3.

¿Cuál es el peor caso de retardo para el acarreo de salida de la última

Etapa del sumador CLA de 16 bits?

El peor caso para el acarreo de salida del adelantado es de 32.5ns como se puede observar en la figura 15.

Figura 15. Tabla retardo CLA 16 bits

Conclusiones

Bibliografía

http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/030901.htm

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