Librerias IEEE VHDL

IEEE.std_logic_unsigned

El paquete std_logic_unsigned provee cálculo numérico sin signo del tipo std_logic_vector

Esta biblioteca extiende de la biblioteca std_logic_arith para manejar valores de std_logic_vector como enteros sin signo. Esta es una extensión Synopsys. El código fuente está en std_logic_unsigned.vhd y es de distribución libre.

Esta biblioteca define todas las operaciones de aritmética (+,-), comparación (<,<=,>,>=,/=,=) y turno (shl, shr) de la biblioteca std_logic_arith. La diferencia es que las extensiones tomaran los valores de std_logic_vector como argumentos y los tratara como enteros sin signo (es decir, valores de tipo unsigned).

La función conv_integer está también definida en std_logic_vector y trata los valores como enteros sin signo.

function conv_integer(arg: std_logic_vector) return integer;

IEEE.math_real

Este paquete define un estándar para los diseñadores a utilizar en la descripción de los modelos VHDL que hacen uso de constantes reales comunes y funciones matemáticas elementales REALES comunes.

El paquete math_real también ofrece algunas funciones matemáticas elementales para los tipos de datos reales.

Limitación: Los valores generados por las funciones de este paquete pueden variar de una plataforma a otra, y la precisión de los resultados sólo se garantiza que sea el mínimo exigido por la IEEE Std 1076 1993.

Algunas declaraciones de funciones:

function SIGN (X: in REAL ) return REAL;

-- Purpose:

Returns 1.0 if X > 0.0; 0.0 if X = 0.0; -1.0 if X < 0.0

-- Special values:

None

-- Domain:

X in REAL

-- Error conditions:

None

-- Range:

ABS(SIGN(X)) <= 1.0

function REALMAX (X, Y : in REAL ) return REAL;

-- Purpose:

Returns the algebraically larger of X and Y

-- Special values:

REALMAX(X,Y) = X when X = Y

-- Domain:

X in REAL; Y in REAL

-- Error conditions:

None

-- Range:

REALMAX(X,Y) is mathematically unbounded

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