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Sistemas Digitales Latchs y Flip Flop


Enviado por   •  10 de Marzo de 2019  •  Informes  •  1.011 Palabras (5 Páginas)  •  6 Visitas

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Estudiantes:

 

Docente:  Ing. Felix Falon Orias

Código: S6724-5

Materia: Sistemas Digitales 1

Fecha de realización: 30/10/2018

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INTRODUCCION

  • La realización de esta práctica se hace con el objetivo de conocer el funcionamiento de los latches y flip-flops y comprobar la tabla de verdad de cada uno.

  • Construir latches básicos utilizando compuertas NAND y NOR.
  • Conocer las diferencias entre un latch y un flipflop.
  • Armar un flip-flop D a través de compuertas NAND y NOT.

PROCEDIMIENTOS Y METODOLOGÍA

Para la realización de las practicas se utilizó los siguientes materiales:

74LS00(NAND)

74LS02(NOR)

PULSADOR

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Resistencias de 330 ohm

Diodos led

Switch

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Protoboard

Cable de

conexiones

Fuente de alimentación

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PRACTICA # 1 Latch S-R con entrada activa a nivel ALTO  

En el protoboard se procedió a armar el circuito que se muestra abajo para verificar el funcionamiento y su tabla de verdad del latch S-R con entrada activa a nivel ALTO.

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Una vez terminado de armar el circuito se procedio a realizar las distintas combinaciones de entrada para determinar el estado del latch.

REPRESENTACIÓN DE LA PRACTICA MEDIANTE DIAGRAMAS ESQUEMÁTICOS EN PROTEUS

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Al introducir a SET=1 y RESET=0 el latch se encuentra en estado SET, debido a que mi salida es 1 (Q=1).

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Al introducir a SET=0 y RESET=0 el latch no presenta cambio y continua en estado SET, debido a que mi salida sigue siendo 1 (Q=1).

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Al introducir a SET=0 y RESET=1 el latch se encuentra en estado RESET, debido a que mi salida es 0 (Q=0).

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Al introducir a SET=1 y RESET=1 el latch se encuentra en estado no valido, debido a que mis  dos salidas (Q y Q*) no cumplen con la condicion de complementariedad.

Formas de onda de SET , RESET y la Salida (Q)

PRACTICA # 2 Latch S*-R* con entrada activa a nivel BAJO  

En el protoboard se procedió a armar el circuito que se muestra abajo para verificar el funcionamiento y su tabla de verdad del latch S-R con entrada activa a nivel ALTO.

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Una vez terminado de armar el circuito se procedio a realizar las distintas combinaciones de entrada para determinar el estado del latch.

REPRESENTACIÓN DE LA PRACTICA MEDIANTE DIAGRAMAS ESQUEMÁTICOS EN PROTEUS

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Al introducir a SET=0 y RESET=1 el latch se encuentra en estado SET, debido a que mi salida es 1 (Q=1).

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Al introducir a SET=1 y RESET=1 el latch no presenta cambio y continua en estado SET, debido a que mi salida sigue siendo 1 (Q=1).

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Al introducir a SET=1 y RESET=0 el latch se encuentra en estado RESET, debido a que mi salida es 0 (Q=0).

[pic 29]

Al introducir a SET=0 y RESET=0 el latch se encuentra en estado no valido, debido a que mis  dos salidas (Q y Q*) no cumplen con la condicion de complementariedad.

Formas de onda de SET , RESET y la Salida (Q)

PRACTICA # 3 El flip-flop D disparado por flanco

En el protoboard se procedió a armar el circuito que se muestra abajo para verificar el funcionamiento y su tabla de verdad del latch S-R con entrada activa a nivel ALTO.

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Como no se cuenta con un generador de pulsos se lo remplazo por un pulsador, de tal forma que para introducir el valor D a mi salida Q solo se haga cuando se pulse el pulsador.

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Una vez terminado de armar el circuito se procedio a realizar las distintas combinaciones de entrada para determinar el estado del latch.

REPRESENTACIÓN DE LA PRACTICA MEDIANTE DIAGRAMAS ESQUEMÁTICOS EN PROTEUS

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