FLIP FLOPS

FLIP-FLOPS

En electrónica , un flip-flop o pestillo es un circuito que tiene dos estados estables y se puede utilizar para almacenar información de estado. Un flip-flop es un multivibrador biestable . El circuito puede ser hecho para cambiar el estado por señales aplicadas a una o más entradas de control y tendrá una o dos salidas. Es el elemento básico de almacenamiento en lógica secuencial . Chanclas y pestillos son un componente fundamental de la construcción de electrónica digital sistemas utilizados en computadoras, comunicaciones y muchos otros tipos de sistemas.

Los circuitos lógicos se clasifican en dos categorías. Los grupos de puertas descritos hasta ahora, y los que se denominan circuitos lógicos secuénciales. Los bloques básicos para construir los circuitos lógicos secuénciales son los flip -flops. La importancia de los circuitos lógicos se debe a su característica de memoria.

Los flip - flops también se denominan "cerrojos", "multivibradores biestables" o "binarios".

TIPOS DE FLIP-FLOPS

Flip-flop se pueden dividir en tipos comunes: la SR ("set-reset"), D ("datos" o "demora" [11] ), T ("toggle"), y JK tipos son los más comunes. El comportamiento de un tipo particular puede ser descrita por lo que se denomina la ecuación característica, que se deriva el "siguiente" de salida (es decir, después de que el siguiente pulso de reloj), Q siguiente en términos de la señal de entrada (s) y / o la corriente de salida, Q.

Un circuito flip-flop tradicional basada en transistores de unión bipolar

Pestillos set-reset simples

SR NOR pestillo

Un latch SR, construido a partir de un par de acoplamiento cruzado NOR puertas (una imagen animada). El rojo y el negro significan lógico "1" y "0", respectivamente.

Al usar puertas estáticas como bloques de construcción, el pestillo más fundamental es el pestillo SR simple, donde destacan S y R para establecer y restablecer. Se puede construirse a partir de un par de acoplamiento cruzado NOR puertas lógicas . El bit almacenado está presente en la salida marcada Q.

Mientras que las entradas S y R son bajos, retroalimentación mantiene las salidas Q y Q en un estado constante, con Q el complemento de P. Si S (Set) es pulsada de alta mientras que R (Reset) se mantiene baja, entonces la salida Q se ve obligado alta, y se mantiene alta cuando S devuelve a bajo; Del mismo modo, si se pulsa R alta mientras que S se mantiene baja, entonces la salida Q es forzado bajo, y se mantiene bajo cuando R devuelve a bajo.

Bloqueo de apertura SR

Tabla Característica

Tabla de excitación

S R Q próximo Acción Q Q próximo S R

0 0 Q mantener el estado 0 0 0 X

0 1 0 reajustar 0 1 1 0

1 0 1 conjunto 1 0 0 1

1 1 X No se permite 1 1 X 0

Nota: es una X no les importa, esto es, 0 o 1 es un valor válido.

El R = S = 1 combinación se denomina una combinación restringida o un estado prohibido porque, ya que tanto las puertas NOR entonces ceros de salida, se rompe la ecuación Q = lógica no Q. La combinación también es inadecuado en circuitos en los que ambas entradas pueden ir bajo la vez (es decir, una transición desde restringido para mantener). La salida se cerraba en 1 o 0 dependiendo de las relaciones de tiempo de propagación entre las puertas (una condición de raza ).

Para superar la combinación restringido, se puede añadir a las entradas de puertas que convertiría (S, R) = (1,1) a una de las combinaciones no restringidas. Eso puede ser:

• Q = 1 (1,0) - conoce como una S (dominado) -latch

• Q = 0 (0,1) - a que se refiere como una R (dominado) -latch

Esto se hace en casi todos los controlador lógico programable .

• Mantener el estado (0,0) - a que se refiere como un E-cierre

Alternativamente, la combinación restringida se puede hacer para cambiar la salida. El resultado es el JK pestillo .

Característica: Q + = R'Q + R'S o Q + = R'Q + S.

NAND SR pestillo

Flip - flop SR Diagrama

Un pestillo de SR

Se trata de un modelo alternativo del pestillo SR sencillo que se construye con NAND puertas lógicas . Activa y desactiva ahora convertido en señales de baja activos, que se denota S y R, respectivamente. De lo contrario, la operación es idéntica a la de la latch SR. Históricamente, - latches SR han sido predominante a pesar de la inconveniencia de notación de activos bajo insumos.

JK pestillo

El pestillo JK se utiliza mucha menos frecuencia que el flip-flop JK. El JK sigue pestillo de la siguiente tabla de estado:

JK tabla de verdad pestillo

J K Q próximo Comentario

0 0 Q Sin cambios

0 1 0 Reajustar

1 0 1 Set

1 1 Q Palanca

Por lo tanto, el JK pestillo es un pestillo de SR que se hace para alternar su salida (oscilan entre 0 y 1) cuando se pasa la combinación de entrada de 11. A diferencia del flip-flop JK, la combinación 11 de entrada para el pestillo está JK no es muy útil porque no hay reloj que dirige alternar.

Pestillos cerrados y transparencia condicional

Cierres están diseñados para ser transparente Es decir, los cambios de señal de entrada provocan cambios inmediatos en la salida.; cuando varios cierres transparentes siguen unos a otros, usando la misma señal de habilitación, las señales pueden propagarse a través de todos ellos a la vez. Alternativamente, la lógica adicional se puede añadir a un simple pestillo transparente para que sea no transparente u opaco cuando otro de entrada (una entrada "enable") no se afirma. Siguiendo un proceso transparente de alto pestillo con un transparente de baja (o-opaca alto) pestillo, un maestro-esclavo flip-flop se implementa.

Cerrada SR pestillo

SR (Clocked) flip-flop Diagrama

Un diagrama de circuito de retención SR cerrada construida a partir de puertas NOR.

Un pestillo SR síncrono (a veces registró flip-flop SR) se puede hacer mediante la adición de un segundo nivel de puertas NAND a la latch SR invertida (o un segundo nivel de puertas AND a la latch SR directa). Las puertas NAND adicionales invierten más las entradas de modo simple pestillo SR se convierte en un latch SR cerrada (y un simple pestillo SR transformarían en un latch SR cerrada con invertida habilitar).

Con E alta (habilitar cierto), las señales pueden pasar a través de las puertas de entrada al pestillo de encapsulado; todas las combinaciones de señal, excepto para (0,0) = mantienen luego reproducir inmediatamente en la salida (Q, Q), es decir, el pestillo es transparente.

Con E bajo (habilitar falso) el pestillo está cerrado (opaco) y permanece en el estado en que quedó la última vez E fue alta.

La entrada de habilitación es a veces una señal de reloj , pero con más frecuencia de lectura o escritura estroboscópica.

Urbanización cerrada D pestillo

D-Tipo Transparente Latch

Un pestillo transparente de tipo D basándose en un latch SR NAND

D-type Latch Transparent (NOR)

Un pestillo cerrado D basado en una NOR SR pestillo

Este pestillo explota el hecho de que, en las dos combinaciones activas de entrada (01 y 10) de un pestillo SR cerrada, R es el complemento de S. La etapa NAND de entrada convierte los dos estados de entrada D (0 y 1) a estas dos entradas combinaciones para la próxima latch SR invirtiendo la señal de entrada de datos. El bajo estado de la señal de habilitación produce la combinación inactivo "11". Así, un D-pestillo cerrada puede ser considerado como una sola entrada síncrona latch SR. Esta configuración impide la aplicación de la combinación de entrada restringida. También se conoce como pestillo transparente, de retención de datos, o simplemente cerrada pestillo. Tiene una entrada de datos y una señal de habilitación (a veces llamado reloj, o control). La palabra transparente viene del hecho de que, cuando la entrada de habilitación está activado, la señal se propaga directamente a través del circuito, de la entrada D a la salida Q.

Cierres transparentes se suelen utilizar como puertos I / O o en sistemas asíncronos, o en sistemas bifásicos síncronos (sistemas síncronos que utilizan un reloj de dos fases ), donde dos seguros que operan en diferentes fases de reloj impiden la transparencia de datos como en un maestro- esclavo flip-flop.

Cierres están disponibles como circuitos integrados , por lo general con múltiples cierres por chip. Por ejemplo, 74HC75 es un pestillo transparente cuádruple en la serie 7400 .

La tabla de verdad muestra que cuando el nable e / c bloqueo de entrada es 0, la entrada D no tiene efecto en la salida. Cuando E / C es alto, la salida es igual a D.

E arle pestillo

SVG Earle Latch

Pestillo Earle utiliza complementaria entradas de habilitación: enable activa baja (E_L) y permitir activo alto (E_H)

Los clásicos diseños pestillo valladas tienen algunas características indeseables. [16] Se requieren lógica de doble carril o un inversor. La propagación de entrada a salida puede tomar

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