Capitulo 3 COMPUTER ORGANIZATION ANDARCHITECTURE.

3.1 procesador-memoria: datos podrán ser transferidos de procesador a memoria o de la memoria al procesador. Procesador/O: datos podrán ser transferidos a o desde un dispositivo periférico mediante la transferencia entre el procesador y un módulo de E/S. Procesamiento de datos: el procesador puede realizar alguna operación aritmética o lógica de datos. Control: Una instrucción puede especificar que se altera la secuencia de ejecución.

3.2 cálculo de la dirección de instrucción de (iac): determinar la dirección de la siguiente instructionto ejecutar. Fetch (if) de la instrucción: leer instrucciones de su ubicación de memoria en el procesador. Operación de la instrucción descifra (iod): analizar la instrucción para determinar el tipo de operación a realizar y operand(s) para ser utilizado. Cálculo de la dirección de operando (oac): Si la operación implica la referencia a un operando en memoria o I/O disponibles, determinar la dirección del operando. Operandfetch (de): buscar el operando de memoria o leer de operación de i/os datos (do): realizar la operación indicada en la instrucción. Tienda de operando (os): Write the resultado en la memoria o de I/O.

3.3 (1) deshabilitar todas las interrupciones mientras se están procesando una interrupción.

(2) definir las prioridades para las interrupciones y permitir una interrupción de mayor prioridad para causar un manejador de interrupción de menor prioridad puede interrumpir.

3.4 memoria a procesador: el procesador Lee una instrucción o una unidad de datos de la memoria. Procesador a memoria: el procesador escribe una unidad de datos en memoria. E/S a procesador: el procesador lee datos de un dispositivo de entrada-salida a través de un módulo de E/S. Procesador de I/O: el procesador envía datos al dispositivo de I/O.

I/O para o de la memoria: para estos dos casos, un módulo de E/S puede intercambiar datos directamente con la memoria, sin pasar por el procesador, utilizando direct memory Access (DMA).

3.5 con múltiples autobuses, hay menos dispositivos por bus. Esto

(1) reduce el retardo de la propagationc, porque cada autobús pueden ser más corto, y

(2) reduce los efectos de cuello de botella.

3.6 pernos de sistema: incluyen el reloj y reset pins. Pernos de dirección y datos: incluye 32 líneas de tiempo multiplexado para direcciones y datos. Pines de control de interfaz:

Controlar los tiempos de las transacciones y proporcionan coordinación entre los iniciadores y objetivos. Pernos de arbitraje: a diferencia de las otras líneas de señal PCI, estas no se comparten líneas. Por el contrario, cada maestro del PCI tiene su propio par de líneas de arbitraje que se conectan directamente al árbitro del bus PCI. Pernos de error Reporting: solía Informe paridad y otros errores. Pines de interrupción: Estos se proporcionan para los dispositivos PCI que deben generar peticiones de servicio. Pernos de soporte de cache: estos pines son necesarias para apoyar un memoria en PCI que puede ser almacenado en caché en el procesador u otro dispositivo. Pines de extensión de Bus de 64 bits: incluye 32 líneas que son tiempo multiplexado para direcciones y datos y que se combinan con las líneas de dirección/datos obligatorios para formar un bus de datos/direcciones de 64 bits. Pernos de exploración JTAG/límite: Estos señal líneas de apoyan de prueba procedimientos definidos en IEEE estándar 1149.1.

RESPUESTAS A RESPUESTAS A PROBLEMAS

3.1 memoria (contenido en hexadecimal): 300: 3005; 301: 5940; 302:7006

Paso 1: 3005 → IR;

Paso 2: 3 → AC

Pasó 3: 5940 →IR;

Paso 4:3 + 2 = 5 → AC

Pasó 5:7006 →IR;

Paso 6: CA →Device 6

3.2. 1. El PC contiene 300, la dirección de la primera instrucción. Este valor se carga en el mar.

b. valor en lugar de 300 (que es la instrucción con el valor en 1940 hexadecimal) se carga en el MBR, y el PC se incrementa. Estos dos pasos pueden hacerse en paralelo.

c. el valor de en el MBR se carga en el ir

2. un. La porción de dirección de IR (940) se carga en el MAR.

b. el valor de ubicación 940 se carga en el MBR.

c. el valor de en el MBR se carga en la CA.

3. un. El valor de la PC (301) se carga en el mar.

b. el valor de ubicación 301 (que es la instrucción con el valor 5941) es carga en el MBR y el PC se incrementa.

c. el valor de en el MBR se carga en el ir

4. un. La porción de dirección de IR (941) se carga en el MAR.

b. el valor de ubicación 941 se carga en el MBR.

c. el valor anterior de la CA y el valor de ubicación MBR se suman y el resultado se almacena en la CA.

5. un. El valor de la PC (302) se carga en el mar.

b. el valor de ubicación 302 (que es la instrucción con el valor 2941) es carga en el MBR y el PC se incrementa.

C. el valor de en el MBR se carga en el ir

6. un. La porción de dirección de IR (941) se carga en el MAR.

b. el valor de la CA se carga en el MBR.

c. el valor en el MBR se almacena en la posición 941.

3.3 a. 224 = 16 MBytes

b. (1) si el bus de dirección local es de 32 bits, la dirección entera puede ser transferida a

Una vez y descifrado en la memoria. Sin embargo, porque el bus de datos es de sólo 16 bits,

Se requieren 2 ciclos para una instrucción de 32 bits o un operando.

(2) los 16 bits de la dirección colocada en el autobús de dirección no puede acceder a toda la

Memoria. Así un control más complejo de la interfaz de memoria es necesario trabar el

Primera parte de la dirección y luego la segunda parte (ya que el microprocesador

Va a terminar en dos pasos). Para una dirección de 32 bits, uno puede asumir que la voluntad primera mitad

Decodificar para acceder a una "fila" en la memoria, mientras que la segunda mitad se envía más adelante a una "columna" en la memoria. Además de la operación de la dirección de dos etapas, la

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