El diagrama del oscilador de referencia queda como se muestra en la Figura 2

PHASE LOCKED LOOP (PLL)

Objetivo general

Se tienen 107 canales de AM igualmente espaciados por 10 kHz en el rango de AM comercial, la frecuencia de salida sintetizada es de 990 a 2,060 KHz. Diseñe el circuito con una frecuencia de referencia de 10 kHz proveniente de un oscilador a cristal de su preferencia utilizando una frecuencia intermedia de 455 KHz.

Materiales y equipo

• Protoboard.
• Capacitores.
• Resistores.
• Diodo rectificador (1N4001).
• Divisor binario (CD4060B).
• PLL: VC0 & PD (CD4046B).
• Divisor programable (CD40103B).
• Buffer lógico de colector abierto (ULN2803).
• MSP430G2553.
• Puntas de osciloscopio.
• Osciloscopio.
• Fuente de 12 v.

Desarrollo

Para realizar el circuito sintetizador se decidió utilizar el PLL con VCO y comparador de fase CD4046B, ya que trabaja de manera excelente en el rango de frecuencias necesitado para nuestro propósito. Como divisores de frecuencia se utilizaron dos, uno para la frecuencia de referencia (CD4060B) y otro para el contador programable (CD40103B).

[pic 1]

Figura 1. Diagrama a bloques del circuito a desarrollar.

Primeramente se seleccionó un cristal de 5.12 MHz, y un divisor binario para facilitar las cosas, ya que 5.12 MHz es una potencia de dos y podemos obtener la frecuencia necesaria de 10 KHz directamente.

[pic 2]

El diagrama del oscilador de referencia queda como se muestra en la Figura 2, los capacitores y resistencias mostrados son sugerencia del fabricante.

[pic 3]

Figura 2. Diagrama de conexión del oscilador de referencia.

Para el PLL se escogió un voltaje de alimentación de 12v para que el oscilador pueda trabajar en la región necesaria junto con el capacitor C4 y la resistencia R3, siendo estos escogidos acorde a la gráfica mostrada en la Figura 3, aproximándose a un valor real, ajuntando la resistencia de manera práctica.

[pic 4]

Figura 3. Frecuencia vs capacitancia.

El circuito diseñado queda como se encuentra en la Figura 4, donde la resistencia 4 y 5, y el capacitor 5 y 7 se colocan como recomienda el fabricante para el filtro.

[pic 5]

Figura 4. Diagrama de conexión del PLL.

Para poder seleccionar los divisores máximos y mínimos se prosigue como se muestra a continuación:

Parece aceptable exigir al circuito que cuando N2 cambie en una unidad fO cambie en un canal fCH.

[pic 6]

Para el caso  y se elige a , quedando:[pic 7][pic 8]

[pic 9]

Los valores mínimos y máximos de 50 y 157 se utilizaron para programar el microcontrolador MSP430G2553 con el IDE Energia; el código se agrega en el apéndice A.

Finalmente, como el microcontrolador se alimenta con 3.6 v, se utilizó un búfer de colector abierto para elevar la tensión hasta los 12v necesarios para el contador programable, quedando el circuito como se muestra en la Figura 5.

Se sugiere utilizar capacitores de 0.1 µFd de desacople para cada integrado.

[pic 10]

Figura 5. Diagrama de conexión completo.

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