MICROELECTRONICA TRABAJO PRACTICO N 1

[pic 1][pic 2]

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, DECANA DE AMÉRICA)

FACULTAD DE INGENERÍA ELECTRÓNICA Y ELÉCTRICA

MICROELECTRONICA

TRABAJO PRACTICO N 1

Ramos Clemente Frank

 14190022

Lima, 17 de junio del 2020

PARTE A

1. TRANSISTOR N-MOS

1. Revisar el modelo teórico de Spice Shichman-Hodges(nivel1). Identifique los terminales del transistor n-mos (drain, source, gate, bulk) en su layout de transistor. Muestre las ecuaciones del transistor en las zonas de corte, lineal, saturación. Interprete el layout realizado por usted.

• El modelo de Shichman-Hodges, también conocido como modelo de la ley de cuadrados o modelo de nivel1, corresponde al nivel más básico de modelamiento para transistores MOS y está incluido en Spice. Es aplicable solo para dispositivos cuyas dimensiones son grandes; es decir, no es aplicable para el modelamiento de dispositivos cuyas medidas son submúltiplos de (dado que en este nivel se omiten algunas consideraciones físicas)[pic 3]
• Es similar al modelo del MOS que ya se conoce por cursos anteriores, de ahí su nombre, por su semejanza. Arroja resultados muy similares y describe al transistor en una zona cuadrática y otra de saturación.

Se sabe:

[pic 4]

Donde:

[pic 5]

[pic 6]

[pic 7]

Esta ecuación es válida cuando el transistor opera en la región de triodo o lineal.

El transistor se mantendrá en esa región, siempre y cuando el voltaje aplicado en el drenador cumpla la relación:

[pic 8]

Cuando el valor de  iguala a ; es decir, cuando se reduce la diferencia entre  en un voltaje menor o igual al umbral, el valor de la corriente ya no se puede controlar a través de  y alcanza su valor saturado o máximo en .[pic 9][pic 10][pic 11][pic 12][pic 13]

Luego, reemplazando en la ecuación anterior se tiene:

[pic 14]

• Para este modelo, se considera que  es nula debido al aislamiento de vidrio presente y el cual separa la terminal de compuerta del sustrato. Además, se considera que hay una fuente de corriente que circula desde el drenador hacia la fuente; es decir, el mayor potencial es aplicado en el terminal de drenador.[pic 15]
• Los distintos modelos consideran al transistor MOS como un dispositivo de 4 terminales (gate, drenador, surtidor y sustrato) y consideran también una serie de parámetros con los que se puede representar su comportamiento. Los valores de estos parámetros, normalmente, son provistos por el fabricante y se pueden hallar en el Spice (el número de estos depende del nivel en el que trabajemos).
• Spice nos permite obtener distintos parámetros, el número de estos varía según el nivel. Los más conocidos son los que indican áreas y perímetros y son:

L, W, AD, PD, AS, PS

• A partir de la ecuación cuadrática que describe el comportamiento de la corriente del transistor MOS, cuando este se encuentra en funcionamiento, podemos obtener otra forma, haciendo uso de los parámetros del nivel 1:

• Si   y  , no se ha excedido la tensión umbral, estamos en la región de corte; es decir, [pic 16][pic 17][pic 18]

•     para la región lineal[pic 19]

•     para la región de saturación[pic 20]

• Si  , se intercambian los roles de drenador y fuente[pic 21]

Teniendo en cuenta que:

• . El cual se calcula a partir de los siguientes parámetros:  [pic 22]

[pic 23]

• VTO: Tensión de umbral de polarización cero
• GAMMA: Efecto del sustrato
• PHI: Potencial de inversión de superficie
•  : Voltaje de la fuente respecto al bulk.[pic 24]

• . Se puede calcular a partir de:[pic 25]

[pic 26]

• U0: movilidad superficial de los portadores
• COX: capacitancia de las placas paralelas del MOS por unidad de área

•  : coeficiente de modelación de longitud del canal ()[pic 27][pic 28]

• .[pic 29]

[pic 30]

• LD: Difusión lateral en el canal a partir de a partir de las regiones de difusión fuente-drenaje.

Identificación de los terminales en mi layout:

[pic 31]

1. Muestre la pantalla de características estáticas, comportamiento dinámico, vista de corte, vista 3D, identifique los parámetros de dimensiones del layout.

*Características según el nivel 1(Shichman-Hodges)

[pic 32]

*Características según el nivel 3:

[pic 33]

*Comportamiento dinámico:

[pic 34]

*Vista de corte:

[pic 35]

*Vista 3D:

[pic 36]

3. Muestre la descripción *.cir (spice) del layout, describa el significado de cada línea de la descripción, identifique las dimensiones W y L del transistor. Muestre en el layout la ubicación de las capacidades parasitas y su valor.

Del archive Spice, se tiene la siguiente descripción para el MOS:

CIRCUIT C:\Users\franc\Desktop\problem1.MSK// ubicación de almacenamiento

*  //linea de titulo

* IC Technology: ST 0.25µm - 6 Metal //Tecnología usada(coincide con display)

*

VDD 1 0 DC 2.50

VVdrain 3 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N) //valor de V min y max //Tbajo//Tsubida//TCaída//Talto//Periodo

VVgate 4 0 PULSE(0.00 2.50 1.00N 0.05N 0.05N 1.00N 2.10N)//valores ingresado

*

* List of nodes

* "Vsource" corresponds to n°2 /// Correspondencia de nodos

* "Vdrain" corresponds to n°3    // n 0 corresponde a tierra

* "Vgate" corresponds to n°4

*

* MOS devices /////////////línea de elemento://///////////

MN1 3 4 2 0 TN  W= 5.63U L= 1.25U //M indica que es un MOSFET//nombre N1//nodo

*         del D,G,S,B en ese orden//Nombre del modelo//anchura y longitud del canal.

C2 2 0  3.444fF       //capacidades parasitas// Fuente--🡪tierra

C3 3 0  4.423fF       // Drenador---🡪 tierra

C4 4 0  0.688fF         //gate-🡪 tierra

*

* n-MOS Model 3 : //////////// Línea de modelo:///////////////////////

*                                      

.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6 //TN: nombre del modelo//    

        Tipo de MOS// algunos parámetros con el formato parámetro=valor

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=130.00K

+CGSO=  0.0p CGDO=  0.0p

*

* p-MOS Model 3:

*

.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6

+LD =0.020U THETA=0.300 GAMMA=0.400

+PHI=0.200 KAPPA=0.010 VMAX=100.00K

+CGSO=  0.0p CGDO=  0.0p

*

* Transient analysis///////línea de final//

*

.TEMP 27.0

.TRAN 0.80PS 10.00N

.PROBE

.END

[pic 37]

4. Proponga un procedimiento para hallar la resistencia de conducción del transistor (cuando opera en la zona de saturación). Considere el modelo de Shichman-Hodges y asuma los parámetros de acuerdo con su layout.

1. TRANSISTOR P-MOS

1. El modelo de Shichman-Hodges presentado para el problema 1, aplica también para el transistor 2. Se aplica el modelo de la ley de cuadrados para el modelamiento del transistor MOS tipo P. Se tiene en consideración que los voltajes y corrientes están invertidos. En este caso, la terminal de fuente es la que tiene mayor potencial respecto del drenador. El voltaje umbral, requerido para activar el transistor, es en este caso de un valor negativo. En vez de regiones dopadas con cargas negativas, se tiene regiones de cargas negativas (drenador y surtidor). Y el canal de conducción se forma a partir de cargas positivas que van hacia el gate, este último va conectado a tierra.

A continuación, muestro el diseño que realice en Microwind:

*Identificación de terminales:

[pic 38]

*Características Estáticas:

[pic 39]

*Comportamiento Dinámico:

[pic 40]

*Vista de Corte:

[pic 41]

*Vista 3D:

[pic 42]

1. Obtención e interpretación de la descripción de Spice (Archivo *.cir ):

CIRCUIT C:\Users\franc\Desktop\problem2.MSK // ubicación de almacenamiento

*

* IC Technology: ST 0.25µm - 6 Metal // tecnologia usada. Coincide con Display

*

VDD 1 0 DC 2.50  //Voltaje de alimentacion respecto a tierra

VVdrain 4 0 PULSE(0.00 2.50 2.00N 0.05N 0.05N 2.00N 4.10N)//Datos de voltaje en terminal de drenador respecto de tierra. Tiempo de subida y de caída.

...